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動的再構成可能並列VLSIプロセッサの設計と評価
https://hi-tech.repo.nii.ac.jp/records/2393
https://hi-tech.repo.nii.ac.jp/records/23937834efc3-fb86-4e91-ada3-f293607dee3e
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
02_04_089-092 (329.4 kB)
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.png)
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| Item type | 紀要論文 / Departmental Bulletin Paper(1) | |||||||||||||||||||||||||||||
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| 公開日 | 2012-06-07 | |||||||||||||||||||||||||||||
| タイトル | ||||||||||||||||||||||||||||||
| タイトル | 動的再構成可能並列VLSIプロセッサの設計と評価 | |||||||||||||||||||||||||||||
| タイトル | ||||||||||||||||||||||||||||||
| タイトル | Design and Performance Evaluation of Dynamically Reconfigurable Parallel VLSI Processor | |||||||||||||||||||||||||||||
| 言語 | en | |||||||||||||||||||||||||||||
| 言語 | ||||||||||||||||||||||||||||||
| 言語 | jpn | |||||||||||||||||||||||||||||
| キーワード | ||||||||||||||||||||||||||||||
| 主題 | small_delay_time | |||||||||||||||||||||||||||||
| キーワード | ||||||||||||||||||||||||||||||
| 主題 | dynamic_reconfiguration | |||||||||||||||||||||||||||||
| キーワード | ||||||||||||||||||||||||||||||
| 主題 | VLSI | |||||||||||||||||||||||||||||
| キーワード | ||||||||||||||||||||||||||||||
| 主題 | intelligent_robot_systems | |||||||||||||||||||||||||||||
| 資源タイプ | ||||||||||||||||||||||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||||||||||||||||||||||||
| 資源タイプ | departmental bulletin paper | |||||||||||||||||||||||||||||
| 著者 |
藤岡, 与周
× 藤岡, 与周
× 宮崎, 秀胤
× 苫米地, 宣裕
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| 著者別名 | ||||||||||||||||||||||||||||||
| 著者別名 | ||||||||||||||||||||||||||||||
| 著者別名 | ||||||||||||||||||||||||||||||
| 抄録 | ||||||||||||||||||||||||||||||
| 内容記述タイプ | Abstract | |||||||||||||||||||||||||||||
| 内容記述 | In the sensor feedback control of intelligent robots, the delay time must be reduced for a large number od multioperand multiply-additions. To reduce the delay time for the multiply-additions, the architecture of the dynamically reconfigurable parallel VLSI processors are proposed. In each processor element (PE), a switch circuit is provided to change the direct connection between the multipliers and adders,so that the overhead in data transfer is reduced. In this paper, we report the delay time of the switch circuit based on a 0.18μm CMOS design rule. | |||||||||||||||||||||||||||||
| 書誌情報 |
p. 89-92 |
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| 論文ID（NAID） | ||||||||||||||||||||||||||||||
| 内容記述タイプ | Other | |||||||||||||||||||||||||||||
| 内容記述 | 110004623033 | |||||||||||||||||||||||||||||
| 関連サイト | ||||||||||||||||||||||||||||||
| 識別子タイプ | URI | |||||||||||||||||||||||||||||
| 関連識別子 | http://www.hi-tech.ac.jp/ | |||||||||||||||||||||||||||||
| 関連名称 | 八戸工業大学 | |||||||||||||||||||||||||||||
